NavisPro提供RTL SoC设计规划解决方案以预判在物理实现阶段常见的设计问题。
(相关资料图)
通过约束驱动的RTL设计布局规划实现更高QoR
通过将整个芯片智能划分为多个模块或子系统来解决SoC设计复杂性问题
芯片分区包括层次化的物理分区和每个子系统的布局
准确评估子系统之间的总线互连时序对于时序收敛。
产品亮点
多层次
多层次设计规划
RTL/Gate/Black box
灵活性
设计
抽象管理
丰富性
功能丰富、实用
方便解决实际工程问题
自动化
自动区块引脚分配
总线互连规划
易用性
高效RTL设计规划
将数据输入准备工作量降到最低高效性
大幅减少设计迭代次数
缩短设计周期
产品应用
大型复杂SoC设计
设计与约束探查
基于约束条件布局规划
自动/手动引脚分配
布线拥塞估算
总线互连规划
层次化布局规划
关键词：
